图a)所示电路中，发位信号、数据输入及时钟脉冲信号如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q分别等于（）。附：触发器的逻辑状态表为：
考试：
科目：（在线考试）
问题：
A：0 0
B：0 1
C：1 0
D：1 1
答案：
解析：
此题是组合逻辑电路（与非门）与时序逻辑Q电路(JK触发器）的组合应用，输出状态在时钟脉冲信号cp的下降沿触发。
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图a)所示电路中，发位信号、数据输入及时钟脉冲信号如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q分别等于（）。附：触发器的逻辑状态表为：
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